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Un nouveau procédé innovant pour réaliser des puces en trois dimensions
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Le Laboratoire de systèmes microélectroniques (LSM) de l’Ecole Polytechnique Fédérale de Lausanne (EPFL), en Suisse, a réussi à réaliser, d’une façon fiable et reproductible, plusieurs prototypes de puces 3D. Ils sont formés par trois ou quatre puces empilées et interconnectées verticalement par des trous métallisés enterrés dans le silicium (TSV pour Though Silicon Vias).
L’intégration de puces en 3D constitue une alternative prometteuse à la miniaturisation pour augmenter la densité et booster les performances. Par rapport à l’assemblage traditionnel mettant les puces côte à côte, elle offre l’avantage de réduire l’encombrement sur cartes électroniques, d’accélérer les transferts de données et de baisser la consommation d’électricité. Autant d’atouts particulièrement recherchés pour les produits portables.
Mais l’intégration 3D se heurte à des problèmes de fiabilité et de reproductibilité de process. Les chercheurs de l’EPFL affirment avoir mis au point une méthode de fabrication à la fois efficace et fiable. Yusuf Leblebici, directeur du LSM, a présenté ce travail lors du congrès 2012 Interconnect Network Architectures Workshop, qui s’est tenu le 25 janvier à Paris.
Pour leur interconnexion électrique, les puces développées au LSM utilisent plusieurs centaines de TSV, des trous microscopiques réalisées sur toute l’épaisseur de la couche de silicium puis remplis de cuivre. Les chercheurs de l’EPFL ont dû résoudre de nombreuses difficultés posées par la fragilité de ces liaisons en cuivre et celle du substrat en silicium, dont l’épaisseur descend jusqu’à 50 micromètres.
Cette technologie sera d’abord mise à disposition de la recherche académique avant d’être commercialisée.
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