RTFlash

VOUS ÊTES ICI :
Chaque puce d'Intel sera bientôt un processeur à réseau neuronal

Matière

Chaque puce d'Intel sera bientôt un processeur à réseau neuronal

Mercredi, 13/10/2021 - 09:35 0 commentaire
Chaque puce d'Intel sera bientôt un processeur à réseau neuronal zoom

Le traitement des réseaux neuronaux pour l'intelligence artificielle est en train de devenir une partie importante de la charge de travail de tout type de puce. C'est du moins l'opinion du géant des puces Intel, qui a dévoilé récemment les détails des prochains processeurs lors de son rituel annuel, "Architecture Day". « Les réseaux neuronaux sont les nouvelles applications », a ainsi estimé Raja M. Koduri, vice-président senior et directeur général de l'Accelerated Computing Systems and Graphics Group d'Intel.

Ce dernier a pris la tête de l'unité de calcul accéléré d'Intel nouvellement formée en juin, selon la volonté du PDG du fondeur américain, Pat Gelsinger. Pour lui, en accélérant les multiplications matricielles au cœur des réseaux neuronaux, Intel disposera bientôt des puces les plus rapides pour le machine learning et le deep learning, ainsi que pour toute forme de traitement de l'intelligence artificielle. « Nous avons le CPU d'IA le plus rapide et nos Sapphire Rapids, notre nouvelle architecture de centre de données, est la plus rapide pour les charges de travail d'IA.

Pour rappel, Intel a récemment présenté une démonstration de son prochain GPU autonome, Ponte Vecchio, au cours de laquelle ce dernier a battu le GPU A100 de Nvidia dans une tâche de réseau neuronal de référence commune, en exécutant le réseau neuronal ResNet-50 pour catégoriser les images de la bibliothèque de photographies ImageNet.

Selon Intel, Ponte Vecchio peut également créer des prédictions plus rapidement que la concurrence, avec ResNet-50 sur ImageNet, dans ce que l'on appelle les tâches d'inférence. Dans sa démo, Intel affirme que Ponte Vecchio, dans un silicium de préproduction, est capable de traiter plus de 3 400 images en une seconde, dépassant les précédents records de 3 000 images. Dans le domaine de l'inférence, lorsqu'un réseau neuronal entraîné fait des prédictions, Ponte Vecchio est capable de faire des prédictions pour plus de 43 000 images en une seule seconde, dépassant ce qu'Intel cite comme le meilleur score de la concurrence, de 40 000 images par seconde. Ponte Vecchio permettra-t-il à Intel de réduire son retard sur Nvidia dans le domaine des processeurs graphiques ? Intel en est persuadé. Le fondeur souhaite même se mesurer à son concurrent lors du concours annuel des puces d'IA, MLPerf.

Reste qu'un tel changement d'architecture doit amener Intel à faire apparaître de nouveaux cœurs de processeurs, cet élément qui contrôle la gestion du "chemin de données", c'est-à-dire le stockage et la récupération des nombres, et le chemin de contrôle, c'est-à-dire le déplacement des instructions sur la puce. De nombreux aspects des nouveaux processeurs ont déjà été divulgués par Intel l'année dernière, à travers la présentation d'Alder Lake, qui combine deux types de processeurs. En août dernier, le fondeur a annoncé vouloir rebaptiser ces derniers, anciennement connus sous les noms de code "Golden Cove" et "Gracemont", en "Performance Core" et "Efficient Core".

Les nouveaux processeurs utiliseront une structure matérielle connue sous le nom de "Thread Director". Le Thread Director prend le contrôle de la façon dont les fils d'exécution sont programmés pour être exécutés sur le processeur, d'une manière qui s'ajuste à des facteurs comme l'utilisation de l'énergie, pour recevoir le système d'exploitation d'une partie de ce rôle. Thread Director, explique Intel, « fournit une télémétrie de bas niveau sur l'état du cœur et le mélange d'instructions du thread, ce qui permet au système d'exploitation de placer le bon thread sur le bon cœur au bon moment ».

Une autre nouveauté concerne la manière dont les puces utiliseront les technologies de bande passante de la mémoire, via notamment le prochain processeur pour centre de données d'Intel, Sapphire Rapids. Le futur processeur de centre de données d'Intel, qui constitue la prochaine ère de sa famille Xeon, aura certains aspects de performance. Par exemple, la puce effectuera 2 048 opérations par cycle d'horloge sur des types de données entières de 8 bits en utilisant ce qu'Intel appelle son AMX, ou « extensions matricielles avancées ».

Là encore, l'accent est mis sur les opérations de type réseau neuronal. AMX est un type spécial de capacité de multiplication matricielle qui fonctionne sur des tuiles distinctes d'une puce. Sapphire Rapids est composé de quatre tuiles physiques distinctes qui ont chacune des fonctions de CPU, d'accélérateur et d'entrée/sortie, mais qui, pour le système d'exploitation, ressemblent à un seul CPU logique. Il constitue une illustration de la manière dont Intel considère de plus en plus la construction physique des puces sur plusieurs substrats comme un avantage. L'utilisation de plusieurs tuiles physiques, par exemple, plutôt que d'une puce semi-conductrice monolithique, fait appel à ce qu'Intel appelle son pont d'interconnexion multipuces intégré.

La présentation a également donné lieu à de nombreuses discussions sur la technologie des processus d'Intel, que l'entreprise cherche à redresser après les erreurs commises ces dernières années. En raison des limites de l'échelle traditionnelle de la loi de Moore sur la taille des transistors, il est essentiel d'utiliser d'autres avantages qu'Intel peut apporter dans la fabrication des puces, notamment l'empilement de plusieurs puces dans un même boîtier, explique Raja M. Koduri.

« Aujourd'hui, il est beaucoup plus important pour les architectes de tirer parti de tous les outils de notre processus et de notre boîte à outils de conditionnement qu'il y a 10 ans, pour construire ce genre de choses », estime ce dernier, pour qui les règles qui prévalaient jusqu'à maintenant, n'ont plus lieu d'être. Et de faire référence à l'observation faite par Robert Dennard, un scientifique d'IBM, dans les années 1970, selon laquelle, à mesure que de plus en plus de transistors sont regroupés sur une surface carrée d'une puce, la consommation d'énergie de chaque transistor diminue, de sorte que le processeur devient plus économe en énergie.

Article rédigé par Georges Simmonds pour RT Flash

ZDnet

Noter cet article :

 

Vous serez certainement intéressé par ces articles :

Recommander cet article :

back-to-top